I de senere år, med den hurtige udvikling af computere, digitale netværk og tv-teknologier, er folks efterspørgsel efter højkvalitets tv-billeder fortsat med at stige, og mit lands radio- og tv-industri har gennemgået en hurtig udvikling og hurtig udvikling. Den digitale tv-satellitudsendelse, som blev lanceret for fire år siden, har nu dannet en betydelig skala. Digital videooptagelse, digitale specialeffekter, ikke-lineære redigeringssystemer, virtuelle studier, digitale broadcast-køretøjer, netværksharddisk-arrays og robotiske digitale afspilningssystemer er successivt kommet ind i CCTV og provinsielle og kommunale tv-stationer. Standard high-definition digital-tv SDTV/HDTV er blevet opført som et stort nationalt videnskabeligt forskningsindustriprojekt, og pilotudsendelsen er blevet udført på Central Radio and Television Tower. På nuværende tidspunkt er mit lands digitale tv-programproduktion og jordbaserede digitale tv-udsendelser blevet intensivt promoveret, og den "ellevte femårsplan" vil være forberedelsesperioden for det overordnede skift af mit lands digitale tv og et vigtigt trin i overgangen af sende- og tv-systemet fra analog til digital.
Dette design er designet til at klare denne tendens og til at imødekomme den enorme markedsefterspørgsel efter multi-kanal ASI/SDI digitalt videosignal optisk transmissionsudstyr. Det er et optisk transmissionsudstyr, der anvender tidsmultiplekseringsteknologi til samtidig at transmittere to ASI/SDI digitale videosignaler i en optisk fiber. Dette design kan lægge et solidt grundlag for udviklingen af mere højhastigheds asynkront digitalt signaloptisk transmissionsudstyr i fremtiden.
1. Systemimplementeringsplan
Det serielle ASI/SDI-signal omformes af udligningskredsløbet og konverteres til et sæt differentielle signaler; derefter ekstraheres uret i signalet gennem clock-gendannelseskredsløbet til brug i den næste afkodning og synkronisering af signalet; efter at have passeret gennem afkodningskredsløbet, transformeres det serielle højhastighedssignal til et parallelt lavhastighedssignal for at forberede den næste elektriske multiplekseringsproces; endelig synkroniseres det asynkrone signal med det lokale elektriske multiplekseringsur gennem justeringen af FIFO-kredsløbet, hvorved den lokale elektriske multipleksing realiseres; Det sendes derefter til den modtagende ende gennem den elektriske/optiske konvertering af det optiske modul. Efter at have modtaget signalet, passerer den modtagende ende gennem en række inverse konverteringskredsløb for at genoprette det originale ASI/SDI serielle signal for at fuldføre hele transmissionsprocessen.
I dette design er den elektriske multiplekseringsteknologi af ASI/SDI-signaler nøglen til hele det tekniske link. Fordi ASI/SDI-signalhastigheden, der kræves til effektmultipleksing i projektet er meget høj, når standardhastigheden 270 Mbit/s, og det er ikke en homolog signalmultipleksing, er det svært og uøkonomisk at multiplekse signalet direkte, og det skal restaureres først. Uret for hvert signal konverterer det serielle højhastighedssignal til et parallelt lavhastighedssignal og justerer derefter clock-tempoet for hvert signal gennem FIFO-chipkredsløbet for at opnå synkronisering med det lokale ur, og multiplekser derefter de to elektriske signaler gennem den programmerbare chip, Og så indse tidsdelingsmultiplex transmissionen. Først efter denne serie af signalbehandlingsprocedurer kan en jævn demultipleksproces realiseres i den modtagende ende, hvilket også er det vigtigste tekniske punkt i designet.
Derudover er låsning af elektrisk multipleksing også et problem. Jo flere signalkanaler, jo højere hastighed, jo sværere er det at låse, og jo højere tekniske krav til printkortets layout. Dette problem kan løses meget godt gennem forskellige behandlinger såsom rimelig placering af forskellige komponenter og videnskabelig filtrering af rod.
2. Hardwarekredsløb
I dette design er hovedanvendelsen det seneste kraftfulde og stabile digitale videochipsæt fra National Semiconductor. Dekodnings- og seriel/parallel konvertering chippen er CLC011; kodningen og parallel/seriel konvertering chippen er CLC020; urgendannelseschippen er LMH0046; den adaptive kabeludligningschip er CLC014; CPLD-chippen er LC4256V fra LATTICE; FIFO-chippen er IDT72V2105 fra IDT.
Udligningsdelen af kredsløbsbehandlingsprocessen er vist i figur 2. Det kan ses af figur 2, at det single-ended input ASI/SDI serielle signal omformes efter at have passeret gennem udligningskredsløbet og omdannet til et sæt differentialsignaler, som er klar til den efterfølgende urgendannelsesproces. Efter at have passeret udligningskredsløbet er signalkvaliteten væsentligt forbedret, og input- og outputsignalbølgeformerne sammenlignes som vist i figur 3.
Figur 2 Balancering del af kredsløbsbehandlingsprocessen
Figur 3 Bølgeformsammenligning af udligningskredsløb
Urgendannelsesdelen af kredsløbsbehandlingsprocessen er vist i figur 4. Det kan ses af figur 4, at chippens arbejdstilstand er korrekt indstillet, et 27M ur er tilvejebragt lokalt, som clock recovery-chippen kan bruge, den balancerede høje -hastighedsdifferentialsignal er input til chippen, og det serielle signal gendannes efter chippen er behandlet. Klokkesignalet i det bruges af den følgende dekodningsdel af kredsløbet. Samtidig kan chippen også understøtte clock recovery for high-definition signaler.
Figur 4 Urgendannelsesdel af kredsløbsbehandlingsprocessen
Processen med at afkode en del af kredsløbet er vist i figur 5. Det kan ses af figur 5, at det serielle ur og de serielle data, der gendannes af clock recovery chippen, indlæses til dekodningschippen, efter seriel/parallel konvertering, 10-bit paralleldata og 27M parallelur udsendes for at forberede uret til følgende FIFO-kredsløb. Juster brugen. Tidsdiagrammet for signalerne i hver arbejdstilstand er vist i fig. 6.
Figur 5 Afkodningsdel af kredsløbsbehandlingsprocessen
Figur 6 Signaltidsdiagram for hver tilstand
FIFO-delen af kredsløbsbehandlingsprocessen er vist i figur 7. Blandt dem bruger læseuret det 27M parallelle ur, der er gendannet af kodningskredsløbet, og skriveuret bruger det lokale 27M ur. Det 10-bit parallelle signal, der passerer gennem FIFO'en, synkroniseres med det lokale ur gennem justering for at forberede det efterfølgende input til CPLD'en til elektrisk multipleksing. Den elektriske multipleksingsprocedure for CPLD er som følger, blandt hvilke 2BP-S er multipleksingsproceduren, og 2BS-P er demultiplekseringsproceduren.
Figur 7 FIFO del af kredsløbsbehandlingsprocessen
Arkitektur SKEMATIC af 2BP-S er
SIGNAL gnd: std_logic := '0';
SIGNAL vcc: std_logic := '1';
Signal N_25: std_logic;
Signal N_12: std_logic;
Signal N_13: std_logic;
Signal N_15: std_logic;
Signal N_16: std_logic;
Signal N_17: std_logic;
Signal N_21: std_logic;
Signal N_22: std_logic;
Signal N_23: std_logic;
Signal N_24: std_logic;
Begynd
I30: G_D Port Map (CLK=>N_25, D=>N_13, Q=>N_22);
I29: G_D Port Map (CLK=>N_25, D=>N_16, Q=>N_23);
I34: G_OUTPUT-portkort (I=>N_22, O=>Q0 );
I33: G_OUTPUT-portkort (I=>N_23, O=>Q1 );
I2: G_INPUT Port Map (I=>CLK, O=>N_25 );
I7: G_INPUT Port Map (I=>A, O=>N_12);
I8: G_INPUT Port Map (I=>LD, O=>N_21);
I6: G_INPUT Port Map (I=>B, O=>N_15 );
I12: G_2OR Port Map (A=>N_17, B=>N_24, Y=>N_16 );
I16: G_2AND1 Port Map (AN=>N_21, B=>N_22, Y=>N_24 );
I21: G_2AND Port Map (A=>N_21, B=>N_12, Y=>N_13 );
I20: G_2AND Port Map (A=>N_21, B=>N_15, Y=>N_17 );
Slut SKEMATISK;
Arkitektur SKEMATISK af 2BS-P er
SIGNAL gnd: std_logic := '0';
SIGNAL vcc: std_logic := '1';
Signal N_5: std_logic;
Signal N_1: std_logic;
Signal N_3: std_logic;
Signal N_4: std_logic;
Begynd
I8: G_OUTPUT-portkort (I=>N_4, O=>Q0 );
I1: G_OUTPUT-portkort (I=>N_5, O=>Q1 );
I2: G_INPUT Port Map (I=>CLK, O=>N_3 );
I3: G_INPUT Port Map (I=>SIN, O=>N_1 );
I7: G_D Port Map (CLK=>N_3, D=>N_4, Q=>N_5);
I4: G_D Port Map (CLK=>N_3, D=>N_1, Q=>N_4);
Slut SKEMATISK;
Kodningsdelen af kredsløbsbehandlingsprocessen er vist i figur 8. Efter at have modtaget dataene, gendanner det modtagende optiske modul de parallelle data og det synkrone ur gennem CPLD'ens demultiplexing-program og gendanner derefter det originale højhastigheds-serielle signal gennem kodningschipkredsløb, som til sidst udsendes af transmissionsenheden efter at være blevet drevet af kabeldriverchippen. Gennemfør hele overførselsprocessen. Blandt dem er signalsekvensen for kodningskredsløbsdelen vist i figur 9.
Figur 8 Kodedel af kredsløbsbehandlingsprocessen
Figur 9 Signaltidsdiagram for indkodningskredsløb
3. afsluttende bemærkninger
Designet af det CPLD-baserede asynkrone ASI/SDI signal elektrisk multipleksing optisk transmissionsudstyr bruger den nyeste ASI/SDI signal elektrisk multiplexing/demultiplexing teknologi, som kan realisere tidsdelingsmultipleksing transmissionen af to signaler, der erstatter den tidligere bølgedelingsmultipleksing. -baseret multi-kanal asynkron signaltransmissionstilstand sparer i høj grad produktionsomkostninger og forbedrer produkternes konkurrenceevne på markedet yderligere.
Vores andet produkt:
