Chipdesign er en af udviklingsprioriteterne i hvert land, og udvidelse af Kinas chipdesignindustri vil hjælpe med at reducere mit lands afhængighed af udenlandske chips. I tidligere artikler introducerede redaktøren engang den fremadgående og omvendte strøm af chipdesign og udsigterne til chipdesign. I denne artikel vil redaktøren introducere dig til det aktuelle kapitel om chipdesign - optimering og realisering af urtræets strømforbrug i RFID-chipdesignet.
1 Oversigt
UHF RFID er en UHF-chip til identifikation af radiofrekvens. Chippen anvender en passiv strømforsyningstilstand: Efter modtagelse af bærerens energi genererer RF-frontenheden et Vdd-strømsignal for at levere hele chippen til at fungere. På grund af strømforsyningssystemets begrænsninger kan chippen ikke generere et stort strømdrev, så design med lav effekt er blevet et stort gennembrud i chipudviklingsprocessen. For at få den digitale kredsløbsdel til at producere så lidt strømforbrug som muligt i den digitale logiske kredsløbsdesignproces ud over at forenkle systemstrukturen (enkle funktioner, indeholder kun kodningsmodulet, afkodningsmodul, tilfældigt talgenereringsmodul, ur , nulstillingsmodul, hukommelsesstyringsenhed Ud over det overordnede styringsmodul) er asynkront kredsløbsdesign vedtaget i designet af nogle kredsløb. I denne proces så vi, at fordi uretræet bruger en stor del af den digitale logiks strømforbrug (ca. 30% eller mere), er reduktion af uretræets strømforbrug også blevet en reduktion i strømforbruget af digital logik og kraften i hele tagchippen. Et vigtigt trin for forbrug.
2 Chips energisammensætning og metoder til at reducere strømforbruget
2.1 Sammensætningen af strømforbrug
Figur 1 Sammensætning af chipens strømforbrug
Dynamisk strømforbrug inkluderer hovedsageligt kortslutningseffektforbrug og vendt strømforbrug, som er hovedkomponenterne i strømforbruget i dette design. Kortslutningseffektforbruget er det interne strømforbrug, som skyldes den øjeblikkelige kortslutning forårsaget af P-røret og N-røret tændes på et bestemt tidspunkt i enheden. Omsætningseffektforbrug skyldes opladning og afladning af lastkapacitansen ved udgangen af CMOS-enheden. Strømforbrug til lækage inkluderer hovedsageligt strømforbrug forårsaget af lækage i undertærsklen og portlækage.
I dag er de to vigtigste kilder til strømforbrug: kapacitansomdannelse og undertærskelækage.
2.2 Hovedmetoder til at reducere strømforbruget
Figur 2 Hovedmetoder til at reducere chipens strømforbrug
2.2.1 Reducer strømforsyningsspændingen Vdd
Voltage Island: Forskellige moduler bruger forskellige strømforsyningsspændinger.
MulTI-niveau spændingsskalering: Der er flere spændingskilder i det samme modul. Skift mellem disse spændingskilder i henhold til forskellige applikationer.
Dynamisk spændingsfrekvensskalering: Den opgraderede version af "multi-level Voltage Adjustment", som dynamisk justerer spændingen i henhold til hvert moduls arbejdsfrekvens.
AdapTIve Voltage Scaling: En opgraderet version af DVFS, der bruger et feedback-kredsløb, der kan overvåge kredsløbsadfærd for at justere spændingen adaptivt.
Undergrænsekredsløb (designet er sværere, og det forbliver stadig inden for akademisk forskning)
2.2.2 Reducer frekvens f og omsætningshastighed A
Kodeoptimering (udtrækning af fælles faktorer, genbrug af ressourcer, drift og isolering, serielt arbejde for at reducere spidseffektforbrug osv.)
Indhegnet ur
Multi-ur-strategi
2.2.3 Reducer belastningskapacitans (CL) og transistorstørrelse (Wmos)
Reducer sekventielle enheder
Chipareal og skaleringsreduktion
Opgradering af proces
2.2.4 Reducer lækstrøm Ileak
Kontroltærskelspænding (tærskelspænding) (tærskelspænding ↑ lækstrøm ↓ ved brug af MTCMOS, VTCMOS, DTCMOS)
Styr portens spænding (Gate Voltage) (ved at kontrollere gate-source spændingen for at kontrollere lækstrømmen)
Transistor Stack (tilslut redundante transistorer i serie, øg modstanden for at reducere lækstrøm)
Gated strømforsyning (Power gaTIng eller PSO) (når modulet ikke fungerer, skal du slukke for strømmen for effektivt at reducere lækstrømmen)
3 Optimering af urtræets strømforbrug i RFID-chip
Når chippen fungerer, skyldes en stor del af strømforbruget omsætningen i urnetværket. Hvis urnetværket er stort, vil strømtabet forårsaget af denne del være meget stort. Blandt mange laveffektive teknologier har det gatede ur den stærkeste tilbageholdelseseffekt på flip-strømforbruget og det interne strømforbrug. I dette design sparer kombinationen af multi-level gated clock-teknologi og en speciel urtræoptimeringsstrategi en stor del af strømforbruget. Dette projekt brugte en række optimeringsstrategier til strømforbrug i det logiske design og prøvede nogle metoder i back-end-syntese og fysisk design. Gennem flere strømoptimeringer og gentagelser i for- og bagenden blev logikodedesignet og det minimale strømforbrug fundet Integreret tilgang.
4.1 Tilføj manuelt urporte manuelt i RTL-scenen
Figur 3 Skematisk diagram over gated ur
modul data_reg (En, Data, clk, out)
input En, clk;
input [7: 0] Data;
output [7: 0] ud;
altid @ (posedge clk)
hvis (En) ud = Data;
endmodule
Formålet med dette trin er hovedsageligt dobbelt: Det første er at tilføje en gated clock-enhed for at kontrollere omsætningshastigheden og reducere det dynamiske strømforbrug mere rimeligt i henhold til sandsynligheden for urets omsætning for hvert modul. Det andet er at producere et urnetværk med en afbalanceret struktur så meget som muligt. Det kan garanteres, at nogle urbuffere kan tilføjes i syntesetrinnet i back-end-urtræet for at reducere strømforbruget. ICG-enheden (Integrated Gating) i støbercellebiblioteket kan bruges direkte i selve kodedesignet.
4.2 Værktøjerne i syntesefasen indsættes i den integrerede port
Figur 4 Indsat gated ur under logisk syntese
#Set indstillinger for urporte, max_fanout standard er ubegrænset
set_clock_gating_style -sekventiel_cellelås \
-positive_edge_logic {integreret} \
-control_point før \
-control_signal scan_enable
# Opret et mere afbalanceret urtræ ved at indsætte "altid aktiverede" ICG'er
indstil power_cg_all_registers true
indstil power_remove_redundant_clock_gates true
read_db design.gtech.db
aktuelle_design top
link
kilde design.cstr.tcl
# Indsæt uret
insert_clock_gating
kompilere
# Generer en rapport om indsat urindgang
report_clock_gating
Formålet med dette trin er at bruge det integrerede værktøj (DC) til automatisk at indsætte den gatede enhed for yderligere at reducere strømforbruget.
Det skal bemærkes, at parameterindstillingerne for indsættelse af ICG, såsom maksimal fanout (jo større fanout, jo mere strømbesparelse, jo mere afbalanceret fanout, jo mindre skævhed afhængigt af designet, som vist i figuren), og parameterindstillingen minimum_bitwidth Derudover er det nødvendigt at indsætte en normalt åben ICG for mere komplekse gate-kontrolstrukturer for at gøre urets netværksstruktur mere afbalanceret.
4.3 Optimering af strømforbruget på uretræets syntese
Figur 5 Sammenligning af to urtræstrukturer (a): dybdetype med flere niveauer; (b): få-niveau flad type
Indfør først indflydelsen af urtræets omfattende parametre på uretræets struktur:
Skæv: Urskævt, det overordnede mål for uretræet.
Indsætningsforsinkelse (forsinkelse): Den samlede forsinkelse af urstien, der bruges til at begrænse stigningen i antallet af niveauer i uretræet.
Max taranstion: Den maksimale konverteringstid begrænser antallet af buffere, der kan drives af bufferen på første niveau.
Maks. Kapacitans Maks. Udblæsning: Den maksimale belastningskapacitet og maksimale udblæsning begrænser antallet af buffere, der kan drives af bufferen på første niveau.
Det endelige mål med urtræssyntese i generelt design er at reducere urets skævhed. At øge antallet af niveauer og reducere hvert niveau for fanout vil investere flere buffere og mere nøjagtigt afbalancere latenstiden for hver ursti for at opnå en mindre skævhed. Men for design med lav effekt, især når urfrekvensen er lav, er timingkravene ikke særlig høje, så det håber man, at uretræets skala kan reduceres for at reducere det dynamiske koblingseffektforbrug forårsaget af uretræet. Som vist i figuren kan uretræets størrelse reduceres effektivt ved at reducere antallet af uretræets niveauer og øge fanout. Men på grund af reduktionen i antallet af buffere, er et urtræ med et mindre antal niveauer end et urtræ med flere niveauer. Bare groft afbalancere latenstiden for hver ursti og få en større skævhed. Det kan ses, at med det mål at reducere uretræets skala, er syntese af lavt træ-ur på bekostning af at øge en vis skævhed.
Specifikt til denne RFID-chip bruger vi TSMC 0.18um CMOS LOGIC / MS / RF-processen, og urfrekvensen er kun 1.92M, hvilket er meget lav. På dette tidspunkt, når uret bruges til urtræssyntese, bruges det lave ur til at reducere skalaen på uretræet. Strømforbrugets urtræssyntese indstiller hovedsageligt begrænsningerne for skævhed, latenstid og transiton. Da begrænsning af fanout øger antallet af urtræniveauer og øger strømforbruget, er denne værdi ikke indstillet. Standardværdien i biblioteket. I praksis har vi brugt 9 forskellige urtræbegrænsninger, og begrænsningerne og de omfattende resultater er vist i tabel 1.
5 Konklusion
Som vist i tabel 1 er den generelle tendens, at jo større målskævningen er, jo mindre er den endelige urtræstørrelse, jo mindre er antallet af urtræbuffere, og jo mindre er det tilsvarende dynamiske og statiske strømforbrug. Dette gemmer uretræet. Formålet med forbruget. Det kan ses, at når målskævningen er større end 10ns, ændres strømforbruget stort set ikke, men den store skævværdi vil medføre forringelse af holdtimingen og øge antallet af indsatte buffere, når timingen repareres, så en der skal indgås kompromis. Fra diagrammet er strategi 5 og strategi 6 de foretrukne løsninger. Derudover, når den optimale skæv indstilling er valgt, kan du også se, at jo større den maksimale overgangsværdi er, jo lavere er det endelige strømforbrug. Dette kan forstås som jo længere tid signalet overgår, jo mindre er den krævede energi. Derudover kan indstillingen af latensbegrænsningen forstørres så meget som muligt, og dens værdi har ringe effekt på det endelige strømforbrugsresultat.
Vores andet produkt:
